如果只是科普/大流程的話，從20年前硅片的制作流程就沒怎么變過，唯一對(duì)芯片設(shè)計(jì)造成比較大的影響的是隨著MOS管變小增加的DesignRule

 

我來簡(jiǎn)單的說一下模擬電路和數(shù)字電路設(shè)計(jì)/制作方面的差別吧：

首先明確一點(diǎn)：所有的ASIC（Application-SpecificIntegratedCircuit），也即應(yīng)用芯片，都是有一個(gè)Design的目的，如果是在工廠里就是乙方提的要求;在PhD生涯里就是老板布置的活。。。

要成功通關(guān)，待我細(xì)細(xì)道來：

小怪：數(shù)字電路電路圖

推薦武器：Verilog

數(shù)字電路一般用Verilog寫，主要是因?yàn)榉奖悖ㄎ也挪桓嬖V你我手動(dòng)壘StandardCell呢）。比如說CPU級(jí)別的芯片，動(dòng)輒上億的MOS管，就算一秒畫一個(gè)，不計(jì)連線時(shí)間，你得畫38個(gè)月。

小怪：數(shù)字電路仿真推

薦武器：VCS，MMSIM

寫完了Verilog，就要跑數(shù)字仿真了。一般會(huì)用到Synopsys的VCS或者M(jìn)entorGraphics的MMSIM之類的。

這個(gè)仿真非?？?，因?yàn)槊恳粋€(gè)MOS管都被看成是開關(guān)，然后加上一些非常粗糙的模擬出來的延遲時(shí)間。目的是看你寫出來的玩意能不能正常工作。

小怪：模擬電路電路

圖推薦武器：Cadence（允許準(zhǔn)確擊打），SPICE（自由度高，可長(zhǎng)可短）等

這個(gè)就比較復(fù)雜了。因?yàn)槟M電路的自由度非常高！比方說，一個(gè)MOS管在數(shù)字電路條件下就是一個(gè)開關(guān)，但是在模擬電路里面，根據(jù)柵極電壓和電路結(jié)構(gòu)不一樣，分分鐘完成開路-大電阻-放大器-電流源-導(dǎo)通各種功能。

所以呢，模擬電路基本就得手畫了。

小怪：模擬電路仿真

推薦武器：Spectre（精度最高），HSPICE，PSpice，HFSS等

最好跟打小怪：模擬電路電路圖小怪用一樣的武器。

模擬電路的仿真包括但不限于：調(diào)節(jié)分壓，仿真，模擬工作點(diǎn)等。。。而且千萬記住！設(shè)計(jì)過程中，精細(xì)（Swing<=100mV）的模擬電路要做噪聲分析！不然各種地方的噪音分分鐘教你做人。。。

好，現(xiàn)在假設(shè)我們有電路圖啦~

數(shù)字電路的電路圖長(zhǎng)這樣：

 

模擬電路的電路圖長(zhǎng)這樣：

 

下一步，就是要把這些東西變成實(shí)實(shí)在在的電路：

小Boss：綜合電路：

推薦武器：DesignCompiler（DC）

數(shù)字電路需要用到DesignCompiler，Synopsys公司出的大殺器，一招把Verilog轉(zhuǎn)成Verilog！

這一步叫做Synthesis（綜合）。

綜合出來的電路也是Verilog格式，但是長(zhǎng)這樣：

 

 

把一堆描述性質(zhì)的語言轉(zhuǎn)換成真正的StandardCell（標(biāo)準(zhǔn)門電路）StandardCell長(zhǎng)這樣：

 

小Boss：模擬電路Layout

必殺：無。但是血厚。

推薦武器：CadenceLayoutEditor等。

模擬電路就比較煩了，一般會(huì)手畫，大概長(zhǎng)這樣：

這一個(gè)是比較規(guī)整的Design，來個(gè)不規(guī)整的：

師兄有云：畫模擬電路的Layout是體力活。我表示師兄說的太對(duì)了！

小Boss：數(shù)字電路Layout

必殺：向門神告狀（DRC/LVSFail）。

推薦武器：IC-compiler，Encounter

數(shù)字電路接下來就需要PlaceandRoute（布線）了。一般這個(gè)步驟由IC-Compiler/Encounter等工具來完成。具體就是，把綜合過的Verilog中的每個(gè)StandardCell找到對(duì)應(yīng)的StandardCellLayout，布置在用戶指定的范圍內(nèi)，然后自動(dòng)連線。

這個(gè)自動(dòng)連線就很講究：

自動(dòng)布線要先連時(shí)鐘信號(hào)，然后連電源網(wǎng)絡(luò)，最后連其他的數(shù)字信號(hào)等。

時(shí)鐘信號(hào)默認(rèn)會(huì)使用雙倍線寬，如有分支，盡量使用對(duì)稱的結(jié)構(gòu)；

然后使用用戶的方式架設(shè)電源網(wǎng)絡(luò)。為什么叫電源網(wǎng)絡(luò)呢？因?yàn)橐话闫系碾娫撮L(zhǎng)這樣：

 

powernet這名字不是白起的。。。

自動(dòng)布線就不展開講了。。。

學(xué)問太多了（主要是制作工藝。。。）

之后，還有一個(gè)很重要的步驟：FillerCell

什么意思呢？

數(shù)字電路的StandardCell放完了，連好線了，大致長(zhǎng)這樣：

 

圖中的那幾個(gè)淡藍(lán)色的Cell就是StandardCell，連線未顯示。

你要敢把這個(gè)Design交到Fab去做，人家分分鐘咒你全家。

為什么呢？打個(gè)比方：我想讓你幫我剪一個(gè)窗花，給你一張A4紙（大概58800mm2），然后說，我想要剪個(gè)窗花，但是窗花的總面積不要超過1mm2，最好還要有鏤空，有個(gè)人。。blahblahblah。。。

恩。差不多一個(gè)意思。。

所以為了讓廠家和你不要那么難過，需要在片上沒東西的地方加上Filler，也就是長(zhǎng)得像StandardCell但是里面就是一坨沒有連線的金屬和輕摻雜層的東西。

之后，兩大門神決定了你能不能提交：

門神1：DesignRuleCheck（DRC）

必殺1：AreaXXtoosmall

必殺2：XXtoXXmustbegreaterthanorequalto 0.038

推薦武器：CalibreRVE，ASSURA，仔細(xì)檢查+喊師兄幫忙

每一招都對(duì)應(yīng)的是（由于技術(shù)原因或者安全原因）無法被制作出來的部分。。

想擊敗他必須一招都不能中（NoDesignRuleViolation）。

門神2：LayoutVersusSchematiccheck（LVS）

必殺：LayoutdoesnotmatchSchematic。

推薦武器：CalibreRVE，ASSURE，喊老板幫忙

恩。就是確定你畫的這個(gè)奇形怪狀的Layout跟一開始的電路圖是對(duì)的上號(hào)的。

雖然此門神僅有一招，但是這招千變?nèi)f化，難以招架。

兩大門神都開心了之后，你就可以把你做出來的這個(gè)GraphicDatabaseSystemII（GDSII）文件交到廠商的手里了。

從Fab回來以后，戰(zhàn)斗還沒結(jié)束。。

Boss：Bonding&Packaging（封裝）

必殺：兩個(gè)pad黏一塊兒了?。?！，pad金屬掉了?。?！，金屬絲斷了！！！。

基礎(chǔ)武器：BondingMachine

凡人即使有武器，挑戰(zhàn)這個(gè)Boss也屬不易。需要花重金升級(jí)武器才行，比如說：

實(shí)在不行，亦可祭出大殺器：讓廠商Bond！這一步，將芯片變成我們認(rèn)識(shí)的模樣：

從：

 

變成：

 

Boss：PCBDesign

必殺：信號(hào)太多，面積太小；驅(qū)動(dòng)太弱，電容太大;燒Chip。

推薦武器：AltiumDesign，Eagle等。

做出了Chip之后，就需要畫一個(gè)配套的PCB，將外圍電路在板上搭建好，或者引至其他外設(shè)等。

最終Boss：SystemDesign

必殺：此Boss神通廣大，一切外部設(shè)備都可以喚來作為必殺。

推薦武器：Thebestweaponistheonebetweenyourears。USEIT。

最終，我們需要這個(gè)芯片在應(yīng)用中展現(xiàn)它的實(shí)力，所以一個(gè)不滿足需求的芯片就是渣渣。