YXC低抖動(dòng)HCSL差分晶振助力PCIE 5.0
2025-04-30 14:00:52閱讀量:321
一、PCIe協(xié)議與參考時(shí)鐘要求
1、PCIe是什么?
PCI Express(Peripheral Component Interconnect Express)是一種高性能、高帶寬的串行總線(xiàn)標(biāo)準(zhǔn),用于連接計(jì)算機(jī)內(nèi)部的各種硬件設(shè)備,如顯卡、存儲(chǔ)設(shè)備(SSD)、網(wǎng)卡等。它取代了傳統(tǒng)的 PCI 和 AGP 總線(xiàn),并以其高速度、低延遲和強(qiáng)擴(kuò)展性成為現(xiàn)代計(jì)算機(jī)系統(tǒng)的核心互聯(lián)技術(shù)。
PCIe 支持多種速率版本,包括 PCIe 1.0、PCIe 2.0、PCIe 3.0、PCIe 4.0、PCIe 5.0和PCIe 6.0,每個(gè)版本都在前一代的基礎(chǔ)上實(shí)現(xiàn)了帶寬的翻倍。
PCIe 6.0已于2022年發(fā)布,其單通道速率提升至64 GT/s,并引入PAM4調(diào)制技術(shù),帶寬再次翻倍。同時(shí),PCIe 6.0還增加了FEC(前向糾錯(cuò))功能,以應(yīng)對(duì)高速傳輸中的信號(hào)衰減問(wèn)題。
圖1:PCIE 6.0協(xié)議標(biāo)準(zhǔn)
2、PCIe參考時(shí)鐘的關(guān)鍵作用
在PCIe系統(tǒng)中,參考時(shí)鐘(Reference Clock)是確保數(shù)據(jù)傳輸準(zhǔn)確性和穩(wěn)定性的核心組件。其主要作用包括:
l同步數(shù)據(jù)傳輸:為SerDes(串行器/解串器)提供精準(zhǔn)時(shí)鐘信號(hào),確保發(fā)送端與接收端同步。
l降低誤碼率:高精度時(shí)鐘減少信號(hào)抖動(dòng),降低數(shù)據(jù)傳輸誤碼率(BER)。
l支持多設(shè)備協(xié)同:在CXL、NVMe-oF等復(fù)雜架構(gòu)中,參考時(shí)鐘需實(shí)現(xiàn)多設(shè)備間的相位對(duì)齊。
PCIE協(xié)議下的參考時(shí)鐘基本為100MHz HCSL輸出,要求確保數(shù)據(jù)傳輸?shù)恼_性和穩(wěn)定性,解決時(shí)鐘抖動(dòng)、偏移和噪聲問(wèn)題。
隨著PCIe版本的升級(jí),參考時(shí)鐘的性能要求也大幅提高,下表展示了不同PCIe協(xié)議版本對(duì)于參考時(shí)鐘RMS抖動(dòng)的要求:
表1:不同PCIe協(xié)議版本對(duì)于參考時(shí)鐘RMS抖動(dòng)的要求
二、YXC HCSL輸出差分晶振:滿(mǎn)足PCIe 5.0時(shí)鐘需求的理想選擇
為應(yīng)對(duì)PCIe 5.0對(duì)參考時(shí)鐘的嚴(yán)苛要求,推薦使用揚(yáng)興科技YXC差分振蕩器YSO230LR系列和YSO231LJ系列。這兩款產(chǎn)品憑借卓越的性能和可靠性,成為PCIe 5.0參考時(shí)鐘的理想選擇。
YXC產(chǎn)品優(yōu)勢(shì)
l超低抖動(dòng):相位抖動(dòng)可達(dá)0.05ps(typ.) RMS,滿(mǎn)足PCIe 5.0的嚴(yán)苛要求,確保信號(hào)完整性;
l高穩(wěn)定度:總頻差最優(yōu)可達(dá)±25ppm @ -40~﹢85℃;
l差分輸出:支持HSCL、LVDS、LVPECL等多種差分輸出;
l小型化:提供2.5*2.0mm緊湊設(shè)計(jì),適配高密度主板布局;
l寬溫范圍:提供-40℃~﹢105℃、-40℃~﹢125℃等寬廣的工作溫度選項(xiàng)。
關(guān)聯(lián)物料
產(chǎn)品名稱(chēng) |
物料編碼 |
型號(hào) |
OB2EL89CLID112YLC-125M |
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OB2EL89CLID112YLC-156.25M |
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OB1EL89CLID112YLC-100M |
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OB8EL89CLID112YLC-125M |
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OB8EL89CLID112YLC-100M |
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OB1EL89CLID112YLC-125M |
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OL2EL89CEID112YLC-125M |
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OL2EL89CEIC112YLC-156.25M |
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OL3EL89CEFC112YLC-156.25M |

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